Непрерывное присваивание

Проводам требуется непрерывное соединение с каким-то значением. В Verilog эта концепция реализована с помощью оператора assign. Значение может быть константой или выражением.

Синтаксис

assign <lvalue> = <expr>; // Вариант назначение значения
assign #<delay> <lvalue> = <expr>; // Вариант с временной задержкой

Пример 1

module assign1;
  reg a, b, c;
  wire d;
  assign d = a & b | c;
endmodule

Пример 2

module assign2;
  reg a, b, c;
  wire d;
  assign #1 d = a & b | c;
endmodule

Пример 3

module assign_1(input wire in, output wire out);
  assign out = in;
endmodule

Пример 4

module wire4_module(input wire a, b, c, output wire w, x, y, z);
  assign w = a;
  assign x = b;
  assign y = b;
  assign z = c;
endmodule