Инструментарий Verilog / SystemVerilog

Verilog – язык описания аппаратуры (HDL, hardware description language), широко использующийся для моделирования электронных схем. Синтаксис Verilog схож с C, что упрощает его освоение программистами.

SystemVerilog – является надмножеством Verilog-2005 и позволяет работать на более высоком уровне абстракции, что отвечает сложности современных цифровых систем.

---

Синтаксические конструкции, примеры их использования и результат вывода кода приведены далее. Большинство примеров кода представлены в виде набора оформленных модулей, которые можно при желании скомпилировать и провести симуляцию.