Online инструменты
На сайте в файлах testbench.sv и design.sv пишется код тестового окружения и самой схемы соответственно. Для выполнения заданий предлагается выбирать в «Testbench+Design» SystemVerilog/Verilog и в «Tools & Simulators» бесплатный симулятор Icarus Verilog 0.10.0 11/23/14. Ниже приведён скриншот с настроенными параметрами.
С этим симулятором поддерживается просмотр в браузере временной диаграммы в EPWave. Для этого нужно включить опцию «Open EPWave after run». После окончания симуляции откроется новая вкладка, в которой будет показана временная диаграмма.
Аналог EDA playground, в котором весь код пишется в одном файле. Запуск симуляции осуществляется нажатием на «Execute». На панели справа отображается вывод модуля.
Используется компилятор Icarus Verilog 10.0. Данный сервис не позволяет выгружать генерируемые модулем файлы.
Другой аналог EDAPlayground. Как и сервис из предыдущего пункта не позволяет выгрузить сгенерированные выходные файлы, но позволяет добавить пользовательский ввод, в том числе в интерактивном режиме.
В качестве компилятора используется Icarus Verilog. Версия выбирается в разделе «Execute Mode, Version, Inputs & Arguments» из доступных версий: 10.1, 10.2, 10.3 или 11.
Last updated